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活動主旨
在晶片驅動創新的時代，IC 設計已不再侷限於單一電路開發，如何將 AI 演算法與晶片架構深度整合（AI-Chip Co-design），已成為設計工程師提升產品競爭力的關鍵。本系列課程隸屬「產發署：半導體國際連結創新賦能計畫」，專為IC設計相關人才而規劃。
本系列課程特邀業界大師許哲豪博士、產學共研代表陳紀翰助理教授與電子權威李順裕教授，針對 IC 設計領域提供三階段系統化培訓。從主流 Arm Cortex-M 的 TinyML 開發，到模型輕量化壓縮與功耗優化，最終深入高解析 ADC/DAC 與 AI 感測系統整合。
本計畫獲得政府大力支持，半導體業在職人士可獲 50% 至 100% 全額學費補助（最高 1.5 萬元/12 小時），助您在有限的功耗預算下，定義出最具市場競爭力的 AI 晶片規格。
學習目標
- 架構實戰力： 掌握 Arm Cortex-M 指令集加速（Helium/CMSIS）與 TinyML 部署流程，優化 MCU 晶片端 AI 推論效能。
- 系統優化力： 熟練模型剪枝、量化與知識蒸餾技術，解決 On-Device AI 的記憶體佔用與高功耗瓶頸。
- 晶片設計整合力： 深入高解析度 ADC/DAC 電路設計原理，並結合多模態感測訊號實現 Edge AI 系統級晶片整合。
- 商模評估力： 理解從模型、韌體到硬體電路的完整開發鏈，具備評估新一代 AI 晶片規格定義與應用場景的能力。
適合對象（IC 設計相關從業者）
- 數位 IC 設計與驗證工程師： 欲了解 AI 演算法與加速架構特性，進而優化 NPU/DSP 或處理器核心架構設計者。
- 類比/混合訊號 IC 設計工程師： 專注於高精度資料轉換器（ADC/DAC）研發，並欲跨足生醫或 AI 感測整合應用者。
- 韌體與 SoC 系統工程師： 需在硬體資源受限環境下，實現軟硬體協同優化（H/S Co-design）與高效能 AI 部署者。
- IC 產品經理 (PM) 與技術行銷 (FAE)： 需要評估 AI 晶片市場趨勢，定義產品開發路徑，並向客戶展示 AI 感測整合方案者。
課程系列規劃（資展國際台北教室）
地點：資展國際（台北市大安區復興南路一段390號2樓，近大安捷運站）
課程亮點
國家級培訓補助，技術身價翻倍不求人！
- 補助對象： 國內半導體產業在職人士（符合產發署資格審核）。
- 補助金額： 每一門課程皆享政府補助，學員僅需負擔部分費用，符合特定資格更可享 100% 全額補助（每人每門課最高補助 1.5 萬元）。
- 學習地標： 北市核心地段（大安站旁），下班或週末進修最便利。
- 技術門檻： 12 小時高密度實戰，由產學界頂尖業師親授，縮短自主摸索時間，直接獲取半導體第一線開發經驗。
補助辦法
上課費補助：大型企業補助5成；中小企業全額補助（實收資本額新台幣1億元以下，或員工數未滿200人）
上課費補助試算：
1. 一般學員（非半導體業）上課費：NTD 15,000元
2. 半導體產業在職人士參訓上課費
– 大型企業：NTD 7,500元（政府補助5成）
– 中南部地區企業：NTD 4,500元（政府補助7成）
– 中小企業及外籍人士：NTD 0元（政府全額補助）
